ＤＤＳ＋ＰＬＬ技术在Ｃ波段频率合成器中的应用

摘 要：提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构，利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02～5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现，包括系统设计方案、主要电路模块设计以及系统测试结果等，并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点，可以满足实际系统需要。

关键词：直接数字频率合成器；锁相环；频率步进；相位噪声；杂散抑制

中图分类号：TN74 文献标识码：B

文章编号：1004-373X(2008)09-094-04

Application of DDS+PLL Technology in C-band Frequency Synthesizer

LEI Liang,ZHENG Ping,XU Tao

(School of Electrical and Information Engineering,Xihua University,Chengdu,610039,China)

Abstract：A kind of design scheme about a concrete C-band fine resolution frequency synthesizer is proposed in this paper.This scheme based on the structure which integrated Phase Lock Loop(PLL) frequency synthesizing with Direct Digital Frequency Synthesizing (DDS),generating the needed signal with DDS impelling PLL.The designed frequency range is from 5.02～5.38 GHz,and the step range of frequency is 1 kHz.The focus of this paper is the hardware implementation including system design,circuit design of key module and test result of the whole system.Meanwhile,the paper gives a few improvements referring some familiar problems about the system while debugging.The last measured results show the performances of high purity spectrum,low phased noise,low spurious level,and satisfy the requirements for the practical system.

Keywords：direct digital frequency synthesizer;phase lock loop;hopping step;phase noise;spur reduction

频率合成器是现代电子系统的重要组成部分，是决定电子系统性能的关键设备之一。如今，无线通信技术的迅猛发展，使得被喻为电子系统“心脏”的频率合成器成为了各国研究的热点。

本文主要涉及的是卫星通信二次上变频中的其中一个本振频率源的设计。该本振频率源是扫频本振源即输出频率在一定范围内，具有一定带宽。本文提出了DDS+PLL系统分析的理论基础，在工程应用上利用DDS和PLL二者的结合，优化系统参数，取得良好的效果。

1 主要采用的频率合成技术方法

锁相法就是通过锁相环路(Phase Locked Loop，PLL)来实现频率合成，锁相环频率合成技术应用比较广泛，但其频率转换速度慢，电路控制复杂，这使得该技术的应用受到了一定的限制。

直接数字频率合成技术(Direct Digital Synthesis，DDS)是近几年发展起来的一种新型频率合成技术。他是把一系列数字量形式的信号通过DAC转换成模拟信号的合成技术。与其他频率合成方法相比，该技术具有频率转换速度快(μs级到ns级)，频率分辨率高(达μHz级)，而且切换频率时相位保持连续。但杂散是DDS自身特点决定的，是不可避免的，所以成为限制DDS应用的主要因素。

混合法则是指采用两种及两种以上的方法实现信号发生。任何一个频率合成方法都有一定的局限性，因此，一个实用的频率合成器，往往是各种频率合成方案的有机组成，以解决宽频带覆盖、频率细调、抑制噪声和简化结构等问题。所以本设计中，采用DDS+PLL技术实现一个宽频带的覆盖。

2 DDS+PLL设计方案分析及性能特点介绍

DDS＋PLL组合系统基本原理是用一个低频的DDS激励或插入一个PLL系统，从而使DDS＋PLL系统输出兼具DDS和PLL的优点，实现高的频率分辨率、高的转换速率和较宽的输出频率范围。DDS有输出步长小而又有较低相噪的优点，但同时又有杂散较多的缺点。而PLL在输出步长小时，相位噪声差，但他对杂散的抑制性能良好。所以DDS与PLL两种频率合成技术结合起来，是一种比较合理的频率合成方案。

DDS激励PLL是最简单和最直接的组合方案，系统方案框图如图1所示。PLL设计成N倍频环，DDS输出通过带通滤波器BPF后直接作为PLL的参考信号。加入带通滤波器是为了抑制DDS的带宽频率杂散。

图1 DDS激励PLL系统框图

当环路锁定时，合成器的输出信号频率和输出信号频率的分辨率分别为：

3 系统指标

参考晶振：10 MHz；参考晶振相位噪声：-145 dBc/Hz@10 kHz；输出频率范围：5 020～5 380 MHz；相位噪声≤-60 dBc/Hz@10 kHz；杂散抑制≤-50 dBc；频率步进：100 kHz。

4 DDS模块和带通滤波器的设计

4.1 DDS芯片AD9850的工作原理

随着数字技术的飞速发展，产生了用数字控制方法从一个参考频率源产生多种频率的技术，即直接数字频率合成器(DDS)。美国AD公司推出的高集成度AD9850便是典型产品之一。

AD9850采用CMOS工艺，其功耗在5 V供电时为380 mW,扩展工业级温度范围为-40～+85 ℃，采用28脚SSOP表面封装形式。AD9850内含可编程DDS系统和高速比较器，能实现全数字编程控制的频率合成。

AD9850在内部集成了32位相位累加器、14位正弦查找表和高性能的10位D/A转换器以及一个高速比较器，其原理框图如图2所示。其中相位累加器由一个加法器和一个32位相位寄存器组成,相位寄存器的输出与外部相位控制字(5位)相加后作为正弦查找表的地址。每到来一个外部参考时钟,相位寄存器便以步长M递加。相位寄存器的输出与相位控制字相加后可输入到正弦查询表地址上。正弦查询表包含一个正弦波周期的数字幅度信息,每一个地址对应正弦波中0°～360°范围的一个相位点。查询表把输入地址的相位信息映射成正弦波幅度信号,然后驱动DAC以输出模式量,输出2个互补的电流,其幅度可通过外接电阻(RSET)进行调节。将DAC的输出经低通滤波器后接到高速比较器上即可输出一个抖动很小的方波。

图2 AD9850原理框图

所以，AD9850在接入精密时钟源和写入频率控制字之后就可以产生一个频率和相位都可编程控制的模拟正弦波输出。例如，在125 MHz的时钟下，32位的频率控制字可使输出分辨率达0.029 1 Hz,并具有5位相位控制字。

[BT3-*4]4.2 LC带通滤波器的设计

为了保证DDS输出的频谱纯度，频率输出需加一个带通滤波器，用来抑制和消除来自DDS参考频率的杂散。

LC滤波器适合精确滤波波形的应用，工作频率范围从1 kHz～1.5 GHz。但是对于需要陡峭的边缘的滤波波形(窄带滤波)，LC滤波器是不合适的。

本人采用的是集总参数滤波器T型结构的设计方法，如图3所示。

图3 LC带通滤波器

LC带通滤波器半节的L和C的计算比低通滤波器和高通滤波器复杂，元件个数要加倍，截止频率变为两个，公式如下，即：



LS=R0(fH-fL)π2

CS=2fH-fLR0(fHfL)4π

LP=2R0(fH-fL)fHfL4π

CP=1R0(fH-fL)π2



式中，R0为滤波器输入和输出阻抗；fH为带通滤波器上限截止频率；fL为带通滤波器下限截止频率。

由于DDS的输出频率受到Nyquist采样定理的限制，一般最高输出只能取0.4fc，所以对10 MHz参考时钟来说,其输出范围是0～4 MHz；另外，为了避开杂散比较大的点，例如与fc /3，fc /4，fc /5靠得比较近的频点，在选择DDS输出频率时尽量不要让通带跨越这些频点。

5 PLL模块的设计

5.1 芯片ADF4112的工作原理

ADF4112系列芯片是美国AD(Analog Devices)公司最新生产的电流型电荷泵数字锁相式频率综合器芯片。他主要由4大部分构成：

(1) 低噪声鉴频/鉴相器(PFD)。

(2) 可编程精密电荷泵(Charge Pump)。

(3) 可编程预置分频器：主要由三个可编程计数器组成：A计数器(6位)、B计数器(13位)、双模预置分频器(P/P+1，P为预置分频器的模)，这三类计数器执行VCO输出频率到PFD的N分频，实现N=BP+A的运算；其中双模预置分频器有4种工作模式：8/9，16/17，32/32，64/65。

(4) 参考分频器(R计数器，14位)：在PFD输入端对参考频率(fR)进行选择，鉴频/相频率fPFD=fR/R。

ADF4112具有3.0 GHz的频率带宽，电源电压为2.7~5.5 V，独立的电荷泵电源电压(VP)，允许在3 V的系统中使用外部调谐电压，充电泵电流可编程。ADF4112具有三线串行接口、模拟和数字锁定检测、硬件和软件控制的低功耗模式。通过改变可编程分频器(R)的值就可以改变输出频率，所有可编程数据都将通过三线(CLK，DATA和LE)接口写入芯片内的相应寄存器中。

5.2 三阶环路滤波器的设计和参数计算

环路滤波器LPF可以采用无源滤波器或有源滤波器，在这里选用无源滤波器。因为，为了获得较高的边带抑制度，无源环路滤波器LPF仅需简单的RC低通滤波器，而有源环路滤波器LPF却往往要使用具有传输零点的高阶LC低通滤波器，但是有源器件引入的相位噪声过大，增益随工艺、温度的变化而波动范围较大，使得本身就比较“脆弱”的高阶锁相环的稳定性变得更差。而使用高阶无源滤波器却可以达到电路结构简单、低噪声、高稳定度的目的。

系统的阶次是一个重要参数。为了保证一定的响应速度和陡峭的环路形状(环路带宽影响频率合成器的相位噪声)，要求系统至少为二阶，但值得注意的是并不是阶次越高越好，阶次高了以后会影响系统的稳定性。三阶无源比例积分滤波器既可以有比较好的响应速度，又可以不影响系统稳定性。他的连接如图4所示。[LL]

图4 三阶环路滤波器

环路滤波器的传递函数为：



Z(S)=τS+1SC11+C2C1+C3C1\[B(τS)2+A(τS)+1\]



式中:



A=1+bτ2τ1+C2C11+b,

B=b1 + b • τ2 τ • C2 C1 

τ=R1C1, τ2=R3C3,

b=C1C2+C3



相位裕量为：PM=tan-1(τω)-tan-1A(τω)1-B(τω)2

在环路达到最大相位裕量时，环路带宽为：

[HT6]

ω[WB]=1τ•

[DW] 122B+AB+A-A2B(B-A)+2B+AB+A-A2B(B-A)-4(1-A)B(B-A)



经过分析，可以得到以下简化公式：



A=11+b

ω=1τ1A1+bτ

IP2π•KVCONb1+bC1τ2b+1

PMmaxtan-11+b-tan-111+b



环路滤波器应该设计成50°的相位裕量，同时，选定环路带宽ω=20 kHz。由此，代入以上公式计算出C1=412 pF，C2=43 pF，C3=20 pF，R1=53 kΩ，R2=3.3 kΩ。

5.3 压控振荡器(VCO)的选择及参数指标

经过反复比较，选择了一款性价比比较高的压控振荡器：河北博威集成电路有限公司生产的一款表面贴装压控振荡器MVCO1760。他的性能特点是：低相位噪声；线性调谐；与国际标准封装一致，可互换使用；50 Ω阻抗匹配，电性能稳定可靠。

功能指标：

频率范围：1 730～1 790 MHz；工作电压VCC:5 V；电调电压VT:0.5～4.5 V；输出功率Po:0±2 dBm；调谐灵敏度(压控系数KVCO)：30 MHz/V；相位噪声：-100 dBc/Hz@10 kHz,-140 dBc/Hz@1 MHz。

6 功率放大器的选择和应用

因为AD9850的DAC输出的功率实际上很小，再经过滤波器后，又会衰减几个dB，所以无法满足ADF4112的鉴相器对参考频率信号对功率的要求(最小功率为-5 dBm)，而且不利于控制相噪或杂散，因此在DDS输出滤波后还必须加一级放大电路，可选用SGA3486放大器。电路接法如图5所示。

图5 功率放大器电路

SGA3486的特点是：

(1) 单电源供电；

(2) 高增益，小信号增益为850 MHz时是21.2 dB;1 950 MHz时是18 dB；2 400 MHz是16.5 dB。

(3) 输出功率高。

7 倍频器的选择

DDS激励PLL的方案合成了S波段的基准信号，为了达到整个系统的设计要求，就需要经一级二倍频放大输出到C波段，整个系统输出频率为f0 =MNfDDS (其中N为PLL的分频比，M为倍频次数)。经过实验，倍频器HMC189MS8的输入功率要求为+10～+15 dBm,倍频输出也有很多杂波，所以需要加带通滤波器抑制来满足系统的要求。

8 测试结果

用HP8564E(30～40 GHz)频谱分析仪测试表明：本

频率合成器在保证小步进的同时，中心频率在52 GHz时，输出频谱特性良好，在3种情况下的相位噪声分别为： -71.29 dBc/Hz@10 Hz；-85.81 dBc/Hz@20 Hz；-92.34 dBc/Hz@1 kHz。限于篇幅，这里未给出相应的图例。

9 结 语

测试表明：基于DDS+PLL技术的频率合成器，可以工作在比较高的微波频段、频带范围宽、频率分辨率高、杂散抑制度高。但是，还存在一些仍然亟待解决的问题，比如输出功率偏低，应该加一级放大滤波电路来提升功率，在本设计的后续改进工作中采用了Hittite公司生产的HMC406MS8G功率放大器。

参 考 文 献

［1］雷振亚.射频/微波电路导论［M］.西安:西安电子科技大学出版社,2005.

［2］陈邦媛.射频通信电路［M］.2版.北京:科学出版社,2002.

［3］\[美\] Jon B.Hagen.射频电子学［M］.北京:机械工业出版社,2005.

［4］邓建平,胡泽宾,赵惠昌.基于ADF4113的本振扫频源的设计与实现［J］.现代雷达,2006,28(12):116-118.

［5］陈兴华,蔡竞业,任威,等.单本振二次变频方案浅析［J］.电讯技术,2007,47(1):127-130.

［6］杨建军.DDS+PLL组合系统及实例［J］.电讯技术,2001,41(1):72-74.

［7］吴世杰.二次变频通信系统中的频率配置设计［J］.无线电通信技术,1999,25(6):7-10,36.

作者简介

雷 梁 男，1981年出生，湖北宜昌人，硕士研究生。主要从事嵌入式无线通信方面的研究。

注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文。