基于ARIVI的列车振动检测系统研究

方案主要由3个部分组成：第1部分是CPLD时序控制的传感器信号采集模块；第2部分是基于STM32F407的数据采集预处理子系统；第3部分是基于S3C2440数据分析显示子系统。接下来对各部分的硬件设计内容进行详细阐述。

2.1 信号采集模块硬件设计

本文研究的振动测试分析系统需要32路高精度采集通道的传感器数据，在STM32F407处理器外部添加单独的信号采集模块，采用CPLD+FIFO组合控制的方案，ADC芯片对振动信号的采样转换由CPLD时序逻辑芯片控制，信号完成转换后存在FIFO中，当STM32F407请求当前传感器信号数据时，CPL直接经FSMC总线读走FIFO芯片里保存的数据。

2.2 STM32F407控制板块硬件设计

STM32F407控制板块用来预处理振动原始数字信号，并根据用户需求将采集的数字信号发送至PC机进行存储，同时将处理过的数据发送至后端数据分析显示子系统。该处理控制板块是基于意法半导体公司的CortexM4内核STM32F407芯片设计，如图2所示，其中主要涉及芯片内部集成的以太网控制器、FSMC总线控制器和SPI总线控制器。整个系统电路主要由STM32F407系统基本电路和以太网驱动电路等组成。

2.3 S3C2440控制板块硬件设计

S3C2440控制板块用来实现人机界面交互和振动信号的分析处理。该处理控制板块是基于三星公司的ARM920T内核S3C2440芯片设计，如图3所示。整个子系统电路主要由S3C2440系统基本电路、内存芯片电路、SD存储卡电路和触摸屏电路等组成。

3 系统的软件设计

根据系统的硬件分块对STM32F407子系统和S3C2440子系统分别进行软件设计。如图4所示，为本文研究的测试系统中ARM处理器的软件构架设计。

3.1 STM32F407子系统软件设计

该子系统的开发环境采用Keil软件，需要完成的任务包括处理以太网通信数据、CPLD控制采集的传感器信号数据、SPI总线的收发数据、对原始数据的预处理包括去坏点及滤波等。子系统软件的设计流程如图5所示，启动程序后先设置硬件相关驱动和数据位，然后判断S3C2440模块外部引脚启动信号是否有效，再判断定时器标志是否有效，若有效则对AD模块数据采集、预处理、SPI传输和清除标志位进行操作；若无效则根据以太网传输的标志信息进行相关处理。

3.2 S3C2440子系统软件设计

该系统模块主要完成的任务为实现人机交互并对振动数据进行分析，设计原则以S3C2440处理器为核心，嵌入Linux操作系统和图形界面Qt系统来实现系统功能。如图6所示为该子系统软件的设计框架。

4 结语

本文提出的基于双ARM的列车振动测试分析系统将数据采集和分析处理任务进行分工，同时相互协作，提高了系统的整体性能。